眾所周知，臺積電和三星早在去年就已經量產了5nm制程工藝，相比之下英特爾還停留在10nm制程，其最新的7nm工藝今年一季度才正式流片，可能要等到2023年才能面世。

這里需要指出的是，雖然臺積電和三星的“5nm”制程工藝的數(shù)字要比英特爾的“7nm”制程工藝更小，但是這并不代表英特爾的7nm制程工藝要落后于臺積電和三星的5nm制程。因為英特爾的制程工藝節(jié)點的命名，此前大多都是嚴格按照摩爾定律來命名的，即每兩年升級一代，新一代的制程命名數(shù)字是上一代的0.7倍，對應的晶體管的密度剛好是上一代的約兩倍左右。雖然，有一些工藝節(jié)點的命名并不是上一代的0.7倍，但是其晶體管密度基本也都保持在上一代的2倍左右。

相比之下，三星和臺積電兩家廠商為搶占晶圓代工市場，在多年前就開始玩起了數(shù)字游戲（比如三星的14nm），即制程工藝節(jié)點的命名不再按照摩爾定律的規(guī)則來命名，新一代的制程工藝的晶體管密度根本達不到上一代的兩倍，甚至只有上一代的不到1.5倍。經過數(shù)代的累積，這也使得在同樣的制程工藝節(jié)點下，臺積電、三星的晶體管密度遠低于英特爾。

根據此前英特爾公布的數(shù)據就顯示，臺積電10nm工藝的晶體管密度只有英特爾10nm制程的0.48倍，三星10nm的晶體管密度只有英特爾10nm的0.51倍，并且在鰭片間距、柵極間距、最小金屬間距、邏輯單元高度等方面，英特爾的10nm制程也是更具優(yōu)勢?；诖?，業(yè)界也普遍認為，英特爾7nm制程將與臺積電和三星的5nm制程相當。

近日Digitimes發(fā)布的研究報告，也分析了臺積電、三星、Intel及IBM四家廠商在相同命名的半導體制程工藝節(jié)點上的晶體管密度問題，并對比了各家在10nm、7nm、5nm、3nm及2nm的晶體管密度情況。

具體來看，在10nm節(jié)點，三星的晶體管密度只有0.52億個/mm2，臺積電是0.53億個/mm2，英特爾已經達到了1.06億個/mm2。英特爾的晶體管密度達到了臺積電和三星的兩倍左右。

在7nm節(jié)點，三星的晶體管密度是0.95億個/mm2，臺積電是0.97億個/mm2，而英特爾預計將達到了1.8億個/mm2。英特爾的晶體管密度依然比臺積電和三星高出了80%以上。

在5nm節(jié)點上，三星的晶體管密度提升到了1.27億個/mm2，臺積電則達到了1.73億個/mm2，英特爾將達到3億個/mm2。英特爾的晶體管密度比臺積電高出了超過73%，達到了三星2.36倍。

到了3nm節(jié)點，臺積電的晶體管密度大約是2.9億個/mm22，三星只有1.7億個/mm2，英特爾將達到5.2億個/mm2。英特爾的晶體管密度比臺積電高出了超過79%，達到了三星2倍以上。即便是英特爾的5nm制程，其晶體管密度也達到了三星2nm的1.76倍。

至于2nm節(jié)點，目前沒多少數(shù)據，IBM之前聯(lián)合三星等公司發(fā)布的2nm工藝密度大約是3.33億個/mm2，臺積電的目標則是4.9億個/mm2，均低于英特爾3nm的晶體管密度。

雖然以上數(shù)據其實不能100%反映各家的工藝技術水平，因為還需要考慮到其他的例如鰭片間距、柵極間距、最小金屬間距、邏輯單元高度、功耗、成本等方面的問題。但就摩爾定律關注的晶體管密度指標來看，在同一制程工藝節(jié)點上，英特爾的優(yōu)勢巨大，甚至相比臺積電、三星更新一代的制程工藝也同樣具有一定的領先優(yōu)勢。