先進(jìn)封裝技術(shù)是超越摩爾定律的重要賽道。目前對于集成電路的發(fā)展， 行業(yè)內(nèi)主要有兩個主流方向。一是延續(xù)摩爾定律，以提升單個芯片性能 為目標(biāo)，在晶體管縮放技術(shù)上進(jìn)行進(jìn)一步探索，例如采用 FinFET、GAA 等工藝。二是超越摩爾定律，先進(jìn)封裝技術(shù)就為其中的一條重要賽道， 以提升系統(tǒng)性能為目標(biāo)，將多個不同性能的芯片集成在一個系統(tǒng)內(nèi)，通 過成本可控的系統(tǒng)級芯片系統(tǒng)來提升整體的性能和功能。

封裝測試位于產(chǎn)業(yè)鏈的中下游，是整個集成電路產(chǎn)業(yè)鏈的重要一環(huán)。集成電路行業(yè)產(chǎn)業(yè)鏈大致可以分為芯片設(shè)計(jì)、晶圓制造、封裝測試三大部 分。其中封裝測試行業(yè)位于整個產(chǎn)業(yè)鏈的中下游，包含了封裝和測試兩 個環(huán)節(jié)。封裝是指將芯片制造過程中，將芯片在基板上布局、固定與連 接，然后使用絕緣介質(zhì)封裝的過程。傳統(tǒng)封裝主要有四個作用：1）保護(hù)： 封裝可以保護(hù)芯片免受損傷且便于運(yùn)輸。2）散熱：保證了芯片的散熱性 能，使其可以在更高溫度環(huán)境下工作。3）電信號傳遞：通過封裝實(shí)現(xiàn)芯 片與系統(tǒng)之間的信號傳輸以及電源供應(yīng)。4）尺寸調(diào)整：封裝可以將芯片 的細(xì)引線間距，調(diào)整到實(shí)裝基板的尺寸間距。

全球先進(jìn)封裝向東亞轉(zhuǎn)移，2025 年大陸市場規(guī)模將達(dá)千億元

全球先進(jìn)封裝趨勢經(jīng)歷了從歐美向東亞轉(zhuǎn)移的過程。2009 年歐洲廠商 英飛凌、恩智浦推出 FOWLP（扇出型晶圓級封裝），F(xiàn)OWLP 為早期的 先進(jìn)封裝形式，但至今仍在手機(jī) 5G、AI 等領(lǐng)域發(fā)揮作用。此后，隨著 東亞地區(qū)如三星、臺積電等廠商代工業(yè)務(wù)的崛起，東亞廠商紛紛進(jìn)行先 進(jìn)封裝技術(shù)的研發(fā)，如臺積電在 2016 年推出 INFO（集成扇出封裝）工 藝，其中 InFO_PoP 主要用于移動平臺，例如手機(jī)手表，InFO_L 應(yīng)用 于部分蘋果高端電腦處理器，例如 M1 Ultra，InFO_oS 專注于 HPC 客 戶。2020 年以來，臺積電和三星分別推出 SoIC 和 X-Cube 技術(shù)，將先 進(jìn)封裝向三維集成方向推進(jìn)。

大陸封測市場 25 年將達(dá) 3500 億人民幣，先進(jìn)封裝增長迅速。近些年， 我國半導(dǎo)體產(chǎn)業(yè)在政策大力支持、技術(shù)水平持續(xù)進(jìn)步的基礎(chǔ)上，國產(chǎn)替 代開始加速，相對半導(dǎo)體設(shè)計(jì)與制造而言，封測行業(yè)技術(shù)壁壘較低，實(shí) 現(xiàn)了較高程度的國產(chǎn)化。根據(jù) Frost & Sullivan 數(shù)據(jù)，中國大陸封測市場 規(guī)模由 2016 年的 1564.3 億元增長至 2020 年的 2509.5 億元，年均復(fù) 合增長率達(dá) 12.54%，預(yù)測 2025 年中國大陸封測市場規(guī)模將達(dá)到 3551.9 億元。從封測業(yè)務(wù)收入結(jié)構(gòu)上來看，中國大陸封測市場仍然以傳統(tǒng)封裝 業(yè)務(wù)為主，但隨著新一代信息技術(shù)領(lǐng)域快速發(fā)展，新興應(yīng)用場景對半導(dǎo) 體產(chǎn)品的性能、功耗等要求提升，半導(dǎo)體產(chǎn)品紛紛從傳統(tǒng)封裝向先進(jìn)封 裝轉(zhuǎn)變，先進(jìn)封裝市場需求將維持較高速的增長。數(shù)據(jù)顯示，中國先進(jìn) 封裝行業(yè)市場規(guī)模由 2016 年的 187.7 億元增長至 2020 年的 351.3 億 元，年均復(fù)合增長率達(dá) 16.96%，預(yù)測 2025 年中國大陸先進(jìn)封裝市場規(guī) 模將達(dá)到 1136.6 億元。


先進(jìn)封裝的四要素

先進(jìn)封裝的四要素是指：RDL，TSV，Bump，Wafer，任何一款封裝，如果具備了四要素中的任意一個，都可以稱之為先進(jìn)封裝。

在先進(jìn)封裝的四要素中，RDL起著XY平面電氣延伸的作用，TSV起著Z軸電氣延伸的作用，Bump起著界面互聯(lián)和應(yīng)力緩沖的作用，Wafer則作為集成電路的載體以及RDL和TSV的介質(zhì)和載體。。


1、Bump

Bump是一種金屬凸點(diǎn)，從倒裝焊FlipChip出現(xiàn)就開始普遍應(yīng)用了，Bump的形狀也有多種，最常見的為球狀和柱狀，也有塊狀等其他形狀，下圖所示為各種類型的Bump。

Bump起著界面之間的電氣互聯(lián)和應(yīng)力緩沖的作用，從Bondwire工藝發(fā)展到FlipChip工藝的過程中，Bump起到了至關(guān)重要的作用。

隨著工藝技術(shù)的發(fā)展，Bump的尺寸也變得越來越小， Bump尺寸從最初 Standard FlipChip的100um發(fā)展到現(xiàn)在最小的5um。

那么，會不會有一天，Bump小到不再需要了呢？

確實(shí)有這種可能，TSMC發(fā)布的SoIC技術(shù)中，最鮮明的特點(diǎn)是沒有凸點(diǎn)（no-Bump）的鍵合結(jié)構(gòu)，因此，該技術(shù)具有有更高的集成密度和更佳的運(yùn)行性能。


4.RDL

RDL（ReDistribution Layer）重布線層，起著XY平面電氣延伸和互聯(lián)的作用。

在芯片設(shè)計(jì)和制造時(shí)，IO Pad一般分布在芯片的邊沿或者四周，這對于Bond Wire工藝來說自然很方便，但對于Flip Chip來說就有些勉為其難了。

因此，RDL就派上用場了，在晶元表面沉積金屬層和相應(yīng)的介質(zhì)層，并形成金屬布線，對IO 端口進(jìn)行重新布局，將其布局到新的，占位更為寬松的區(qū)域，并形成面陣列排布，如下圖所示。

在先進(jìn)封裝的FIWLP (Fan-In Wafer Level Package) ，F(xiàn)OWLP (Fan-Out Wafer Level Package) 中，RDL是最為關(guān)鍵的技術(shù)，通過RDL將IO Pad進(jìn)行扇入Fan-In或者扇出Fan-Out，形成不同類型的晶圓級封裝。

在2.5D IC集成中，除了硅基板上的TSV，RDL同樣不可或缺，通過RDL將網(wǎng)絡(luò)互聯(lián)并分布到不同的位置，從而將硅基板上方芯片的Bump和基板下方的Bump連接。

在3D IC集成中，對于上下堆疊是同一種芯片，通常TSV就可以直接完成電氣互聯(lián)功能了，而堆疊上下如果是不同類型芯片，則需要通過RDL重布線層將上下層芯片的IO進(jìn)行對準(zhǔn)，從而完成電氣互聯(lián)。

隨著工藝技術(shù)的發(fā)展，通過RDL形成的金屬布線的線寬和線間距也會越來越小，從而提供更高的互聯(lián)密度。


5. Wafer

Wafer晶圓在當(dāng)今半導(dǎo)體行業(yè)具有廣泛的用途，既可以作為芯片制造的基底，也可以在Wafer上制作硅基板實(shí)現(xiàn)2.5D集成，同時(shí)可用于WLP晶圓級封裝，作為WLP的承載晶圓。

Wafer最初僅用在芯片制造上，作為集成電路生產(chǎn)的載體，在Wafer上進(jìn)行光刻、刻蝕、氣相沉積、離子注入、研磨等工序，反復(fù)操作，精密控制，最終制造出集成電路芯片。

隨著先進(jìn)封裝技術(shù)的快速發(fā)展，Wafer的用途也變得越來越廣泛。

傳統(tǒng)封裝是先進(jìn)行裸芯片的切割分片，然后進(jìn)行封裝，而晶圓級封裝WLP是在Wafer基礎(chǔ)上先封裝，然后切割分片。這就提高了封裝效率，節(jié)省了成本，從而得到了廣泛的應(yīng)用。

隨著技術(shù)的發(fā)展，Bump和RDL會變得越來越細(xì)小，Bump甚至最終會消失，而Wafer則會變得越來越大，從早先的6英寸到8英寸到現(xiàn)在普遍應(yīng)用的12英寸以及將來要廣泛應(yīng)用的18英寸，都體現(xiàn)了這樣的特點(diǎn)，如下圖所示。

晶圓尺寸越大，同一圓片上可生產(chǎn)的IC就越多，可降低成本，提高效率，但對材料技術(shù)和生產(chǎn)技術(shù)的要求也會更高。

從FIWLP、FOWLP到2.5D集成、3D集成，基本都是在Wafer基礎(chǔ)上進(jìn)行的。


6.TSV

TSV（Through Silicon Via ）硅通孔，其主要功能是Z軸電氣延伸和互聯(lián)的作用。

TSV按照集成類型的不同分為2.5D TSV和3D TSV，2.5D TSV是指的位于硅轉(zhuǎn)接板Inteposer上的TSV，3D TSV 是指貫穿芯片體之中，連接上下層芯片的TSV，如下圖所示。

TSV的制作可以集成到生產(chǎn)工藝的不同階段，通常放在晶元制造階段的叫 Via-first，放在封裝階段的叫Via-last。

將TSV在晶圓制造過程中完成，此類硅通孔被稱作Via-first。Via-first TSV又可分為兩種階段，一種是在Foundry廠前端金屬互連之前進(jìn)行，實(shí)現(xiàn)core-to-core的連接。該方案目前在微處理器等高性能器件領(lǐng)域研究較多，主要作為SoC的替代方案。另外一種是在CMOS完成之后再進(jìn)行TSV的制作，然后完成器件制造和后端的封裝。

將TSV放在封裝生產(chǎn)階段，通常被稱作Via-last，該方案可以不改變現(xiàn)有集成電路流程和設(shè)計(jì)。目前，業(yè)界已開始在高端的Flash和DRAM領(lǐng)域采用Via-last技術(shù),即在芯片的周邊進(jìn)行硅通孔TSV制作，然后進(jìn)行芯片或晶圓的層疊。

TSV的尺寸范圍比較大，大的TSV直徑可以超過100um，小的TSV直徑小于1um。

隨著工藝水平的提升，TSV可以做的越來越小，密度也越來越大，目前最先進(jìn)的TSV工藝，可以在芝麻粒大小的1平方毫米硅片上制作高達(dá)10萬~100萬個TSV。和Bump以及RDL類似，TSV的尺寸也會隨著工藝的提高變得越來越小，從而支撐更高密度的互聯(lián)。


現(xiàn)有先進(jìn)封裝技術(shù)

封裝技術(shù)的定義為，在半導(dǎo)體開發(fā)的最后階段，將一小塊材料（硅晶芯片，邏輯和存儲器）包裹在支撐外殼中，以防止物理損壞和腐蝕，并允許芯片連接到電路板的工藝技術(shù)。

典型的封裝配置包括1980年代的無引線芯片載體和引腳柵格陣列、2000年代的系統(tǒng)級封裝和PoP封裝（package-on-package），以及最近的2.5D及3D集成電路技術(shù)，例如晶圓級封裝、倒裝芯片封裝和硅通孔技術(shù)。


1、晶圓級封裝WLP

所謂晶圓級封裝（WLP），就是在封裝過程中大部分工藝過程都是對晶圓（大圓片）進(jìn)行操作，對晶圓級封裝（WLP）的需求不僅受到更小封裝尺寸和高度的要求，還必須滿足簡化供應(yīng)鏈和降低總體成本，并提高整體性能的要求。晶圓級封裝提供了倒裝芯片這一具有極大優(yōu)勢的技術(shù)，倒裝芯片中芯片面朝下對著印刷電路板（PCB），可以實(shí)現(xiàn)最短的電路徑，這也保證了更高的速度和更少的寄生效應(yīng)。另一方面，降低成本是晶圓級封裝的另一個推動力量。器件采用批量封裝，整個晶圓能夠?qū)崿F(xiàn)一次全部封裝。在給定晶片上封裝器件的成本不會是用掩模工藝進(jìn)行的加成和減法的步驟。

總體來說，WLP技術(shù)有兩種類型：“扇入式”（fan-in）和“扇出式”（fan-out）晶圓級封裝。傳統(tǒng)扇入WLP在晶圓未切割時(shí)就已經(jīng)形成在裸片上，最終的封裝器件的二維平面尺寸與芯片本身尺寸相同。器件完全封裝后可以實(shí)現(xiàn)器件的單一化分離（singulation）。因此，扇入式WLP是一種獨(dú)特的封裝形式，并具有真正裸片尺寸的顯著特點(diǎn)。具有扇入設(shè)計(jì)的WLP通常用于低輸入/輸出（I/O）數(shù)量（一般小于400）和較小裸片尺寸的工藝當(dāng)中。另一方面，隨著封裝技術(shù)的發(fā)展，逐漸出現(xiàn)了扇出式WLP。扇出WLP初始用于將獨(dú)立的裸片重新組裝或重新配置到晶圓工藝中，并以此為基礎(chǔ)，通過批量處理、構(gòu)建和金屬化結(jié)構(gòu)，如傳統(tǒng)的扇入式WLP后端處理，以形成最終封裝。

扇出式WLP可根據(jù)工藝過程分為芯片先上（DieFirst）和芯片后上（DieLast）,芯片先上工藝，簡單地說就是先把芯片放上，再做布線（RDL），芯片后上就是先做布線，測試合格的單元再把芯片放上去，芯片后上工藝的優(yōu)點(diǎn)就是可以提高合格芯片的利用率以提高成品率，但工藝相對復(fù)雜。eWLB就是典型的芯片先上的Fanout工藝，長電科技星科金朋的Fan-out,安靠（Amkor）的葡萄牙工廠均采用的芯片先上的工藝。TSMC的INFO也是芯片先上的Fan-out產(chǎn)品。安靠和ASE也都有自己成熟的芯片后上的Fan-out工藝。

在電子設(shè)備的發(fā)展歷史中，WLP封裝技術(shù)的推廣產(chǎn)生了很多全新的產(chǎn)品。例如得益于WLP的使用，摩托羅拉能夠推出其RAZR手機(jī)，該手機(jī)也是其推出時(shí)最薄的手機(jī)。最新型號的iPhone采用了超過50顆WLP，智能手機(jī)是WLP發(fā)展的最大推動力。

隨著金線價(jià)格的上漲，一些公司也正在考慮采用WLP作為低成本替代方案，而不是采用引線鍵合封裝，尤其是針對更高引腳數(shù)的器件。最近幾年中，WLP也已經(jīng)被廣泛用于圖像傳感器的應(yīng)用中。目前，硅通孔（TSV）技術(shù)已被納入用于封裝圖像傳感器的WLP解決方案。其他更新的封裝技術(shù)也在逐漸發(fā)展，并與現(xiàn)有的WLP技術(shù)進(jìn)行整合，例如三維（3D）集成技術(shù)。


2、2.5D與3D集成

現(xiàn)有的2D集成電路倒裝芯片和晶圓級封裝技術(shù)在過去五年中已經(jīng)顯示出了穩(wěn)健的增長，并且在許多主流應(yīng)用中得到了廣泛使用，主要是高端智能手機(jī)和平板設(shè)備，這些設(shè)備必須滿足尺寸和電源管理的嚴(yán)格要求。

倒裝芯片封裝技術(shù)主要包括在制造的晶圓的頂側(cè)上施加焊接凸點(diǎn)（bump），然后集成電路可以翻轉(zhuǎn)并與外部電路上的焊點(diǎn)對齊達(dá)到連接。這種封裝形式占有的空間更少，并且提供了更高的輸入/輸出速率，因?yàn)樾酒恼麄€表面區(qū)域都可以用于互聯(lián)，而不像傳統(tǒng)的引線鍵合方法中只有外部邊緣才用來連接。

在晶圓級封裝中，集成電路還在硅工藝階段就已經(jīng)實(shí)現(xiàn)了封裝，這意味著封裝尺寸與芯片尺寸相同并且制造工藝流線化，這是因?yàn)閷?dǎo)電層和焊料凸點(diǎn)在切片之前就已經(jīng)形成了。

新興的2.5D和3D技術(shù)有望擴(kuò)展到倒裝芯片和晶圓級封裝工藝中。通過使用內(nèi)插器（interposers）和硅通孔（TSV）技術(shù)，可以將多個芯片進(jìn)行垂直堆疊。TSV堆疊技術(shù)實(shí)現(xiàn)了在不增加IC平面尺寸的情況下，融合更多的功能到IC中，允許將更大量的功能封裝到IC中而不必增加其平面尺寸，并且內(nèi)插器層用于縮短通過集成電路中的一些關(guān)鍵電通路來實(shí)現(xiàn)更快的輸入和輸出。因此，使用先進(jìn)封裝技術(shù)封裝的應(yīng)用處理器和內(nèi)存芯片將比使用舊技術(shù)封裝的芯片小約30％或40％，比使用舊技術(shù)封裝的芯片快2～3倍，并且可以節(jié)省高達(dá)40％或者更多的功率。

2.5D和3D技術(shù)的復(fù)雜性以及生產(chǎn)這些芯片的IC制造商（Fab）和外包封裝/測試廠商的經(jīng)濟(jì)性意味著IDM和代工廠仍需要處理前端工作，而外包封裝/測試廠商仍然最適合處理后端過程，比如通過露出、凸點(diǎn)、堆疊和測試。外包封裝/測試廠商的工藝與生產(chǎn)主要依賴于內(nèi)插件的制造，這是一種對技術(shù)要求較低的成本敏感型工藝。

3D集成技術(shù)作為2010年以來得到重點(diǎn)關(guān)注和廣泛應(yīng)用的封裝技術(shù)，通過用3D設(shè)備取代單芯片封裝，可以實(shí)現(xiàn)相當(dāng)大的尺寸和重量降低。這些減少量的大小部分取決于垂直互連密度和可獲取性（accessibility）和熱特性等。據(jù)報(bào)道，與傳統(tǒng)包裝相比，使用3D技術(shù)可以實(shí)現(xiàn)40～50倍的尺寸和重量減少。舉例來說，德州儀器（TI）的3D裸片封裝與離散和平面封裝（MCM）之間的體積和重量相比，可以減少5～6倍的體積，并且在分立封裝技術(shù)上可以減少10～20倍。此外，與MCM技術(shù)相比，重量減少2～13倍，與分立元件相比，重量減少3～19倍。

此外，封裝技術(shù)中的一個主要問題是芯片占用面積，即芯片占用的印刷電路板（PCB）的面積。在采用MCM的情況下，芯片占用面積減少20％～90％，這主要是因?yàn)槁闫氖褂谩?/span>

三維封裝可以更高效地利用硅片，達(dá)到更高的“硅片效率”。硅片效率是指堆疊中的總基板面積與占地面積的比率。因此，與其他2D封裝技術(shù)相比，3D技術(shù)的硅效率超過了100％。

而在延遲方面，需要通過縮短互連長度來減少互連相關(guān)的寄生電容和電感，從而來減少信號傳播延遲。而在3D技術(shù)中，電子元件相互靠得很近，所以延遲會更少。

相類似，3D技術(shù)在降低噪聲和降低功耗方面的作用在于減少互連長度，從而減少相關(guān)寄生效應(yīng)，從而轉(zhuǎn)化為性能改進(jìn)，并更大程度的降低成本。

此外，采用3D技術(shù)在降低功耗的同時(shí)，可以使3D器件以更高的頻率運(yùn)行，而3D器件的寄生效應(yīng)、尺寸和噪聲的降低可實(shí)現(xiàn)更高的每秒轉(zhuǎn)換速率，從而提高整體系統(tǒng)性能。


最后

先進(jìn)封裝，特別是高端性能封裝將依賴于克服將多個裸片放置在同一封裝中、提高裸片之間的間距、互連密度和帶寬方面的挑戰(zhàn)。因此，該行業(yè)正在尋求異質(zhì)集成和混合鍵合，同時(shí)也在研究具有成本效益和改進(jìn)性能的新材料以及 CPO 等新技術(shù)，以將先進(jìn)封裝提升到一個新的水平，以滿足下一代的性能需求。