在剛剛落下帷幕的2023年IEEE國際電子器件會議（IEDM2023）上，臺積電、三星和英特爾各自秀出了在下一代晶體管結(jié)構(gòu)領(lǐng)域的尖端技術(shù)。圖中這款被稱為“互補(bǔ)場效應(yīng)晶體管（CFET）”的晶體管結(jié)構(gòu)，被視為1nm以下制程的關(guān)鍵要素，是繼FinFET和GAA之后的新一代的晶體管技術(shù)。它的出現(xiàn)，將為半導(dǎo)體行業(yè)帶來哪些不一樣的圖景？

CFET推動摩爾定律的發(fā)展

CFET不是一個晶圓的集成方案，卻是摩爾定律的推動者。CFET的強(qiáng)大之處在于將nFET折疊在pFET之上，這樣就充分利用了器件3D的微縮的潛力。究其發(fā)展的歷史，F(xiàn)infet是業(yè)界芯片主流，但是5nm節(jié)點(diǎn)處，F(xiàn)inFET架構(gòu)需要進(jìn)一步演化，以提供更好的靜電控制和驅(qū)動電流。于是演化出GAAFET及CFET。GAA全環(huán)柵晶體管，將Finfet工藝中立體的晶體管平面放置，用納米片代替鰭狀的柵門，形成全部包圍的晶體管集成?！捌渲袞艠O從各個側(cè)面接觸晶體管形成溝道實(shí)現(xiàn)進(jìn)一步微縮，比起Finfet僅3面被柵極包圍可進(jìn)一步增強(qiáng)柵極溝道的控制能力，更好減少靜息功耗，增進(jìn)功率，減少芯片面積，降低制作成本”，但是即便通過調(diào)整納米片可以調(diào)整芯片大小且更好實(shí)現(xiàn)進(jìn)一步微縮，實(shí)現(xiàn)技術(shù)革新。但是3nm節(jié)點(diǎn)處，GAAFET依然受限。互補(bǔ)式CFET被推出。

CFET架構(gòu)（PMOS和NMOS器件垂直堆疊并由同一控制柵極控制）可以減少42%-50%面積，提升7%性能。它的出現(xiàn)為1nm提供了可能。國內(nèi)的異質(zhì)CFET[1]是超越英特爾公司的3D堆疊GAA n/p-Si納米帶CMOS的，是包含SOI基pFET和MoS2基nFET。操作上是結(jié)合晶圓級絕緣體上硅和二硫化鉬。技術(shù)能抑制短溝道效應(yīng)，降低寄生電容，具有好的兼容性兼容閾值和硅。MoS2二硫化鉬nFET測試了遷移良率和CFET在4英寸制造工藝的制造潛力。

這種3D堆疊異質(zhì)CFET通過nFET和pFET的溝道和柵極形成的3D堆疊結(jié)構(gòu)，集成密度顯著提高。其中使用到的CFET反相器的表現(xiàn)也很出色，使用的超低電源電壓也與成熟的Si CMOS技術(shù)中的創(chuàng)紀(jì)錄低水平相當(dāng)。SOI技術(shù)和可控厚度的晶圓級轉(zhuǎn)移MoS2已經(jīng)成熟，適合大面積集成，它的低熱預(yù)算轉(zhuǎn)移工藝，與現(xiàn)代工藝完全兼容。CMOS有其局限性，尤其是在驅(qū)動能力上，驅(qū)動能力弱降低電路集成密度。在傳統(tǒng)的Si-CMOS中，通常在nFET和pFET中要使用不同的金屬柵極材料去優(yōu)化驅(qū)動和電流，這需要多次光刻和復(fù)雜工藝。異質(zhì)CFET（SOI-MoS2 CFET）可以優(yōu)化這問題，然而考慮到帶隙、遷移率和MoS2晶體管的縮放能力的匹配，Si-Mos2是先進(jìn)技術(shù)節(jié)點(diǎn)最有吸引力的解決方案之一。此外nFET和pFET中的不同金屬柵極可以通過具有單個光刻步驟的3D堆疊工藝方便地形成。

三大家集體公布CFET相關(guān)技術(shù)進(jìn)展

基于此，先進(jìn)制程的三大頭部玩家臺積電、三星、英特爾都在密切關(guān)注CFET相關(guān)技術(shù)。

臺積電指出，CFET晶體管現(xiàn)已在臺積電實(shí)驗(yàn)室中進(jìn)行性能、效率和密度測試，并已經(jīng)實(shí)現(xiàn)了48nm的柵極間距。此外，臺積電還介紹了在CFET晶體管方面獨(dú)特的設(shè)計(jì)和制造方法：在頂部和底部器件之間形成介電層以保持它們的隔離，這種設(shè)計(jì)可以減少漏電和功耗。為了進(jìn)一步實(shí)現(xiàn)更好的性能和更高的集成度，臺積電在其CFET晶體管工藝中，嘗試將納米片中硅和硅鍺的交替層進(jìn)一步隔離。例如，臺積電通過特定的蝕刻方法去除納米片中的硅鍺材料，從而釋放硅納米線。為了能將納米片中硅和硅鍺的交替層進(jìn)一步隔離，臺積電使用了鍺含量異常高的硅鍺。這種材料比其他SiGe層蝕刻得更快，因此可以在釋放硅納米線之前構(gòu)建隔離層。

三星將CFET晶體管結(jié)構(gòu)稱為3DSFET，目前的柵極間距為45/48nm。在技術(shù)創(chuàng)新方面，三星實(shí)現(xiàn)了對堆疊式pFET（P溝道場效應(yīng)管）和nFET（n溝道場效應(yīng)管）器件的源極和漏極進(jìn)行有效的電氣隔離。這種隔離可以有效地減少漏電流，提高器件性能和可靠性。此外，三星還通過將濕化學(xué)物質(zhì)的刻蝕步驟替換為新型干法刻蝕，以此讓芯片中CFET器件的良率顯著提升。

英特爾展示了將CFET晶體管結(jié)構(gòu)與背面供電技術(shù)相結(jié)合的新技術(shù)，并利用該技術(shù)實(shí)現(xiàn)了60nm的柵極間距。英特爾表示，此次在CFET方面的創(chuàng)新之處，在于將PMOS（P型金屬氧化物半導(dǎo)體）和NMOS（N型金屬氧化物半導(dǎo)體）結(jié)合在了一起，使得開關(guān)速度和驅(qū)動能力具有互補(bǔ)性，從而提升了晶體管的整體性能。將PMOS和NMOS與其PowerVia背面供電器件觸點(diǎn)相結(jié)合，以此更好地控制電流的流動，提高電源效率。

雖然，三家均未透露將在具體哪個制程節(jié)點(diǎn)中采用該晶體管結(jié)構(gòu)，但公開資料顯示，臺積電或?qū)⒃谄?032年量產(chǎn)的A5工藝中，采用CFET架構(gòu)。


復(fù)旦大學(xué)研發(fā)出異質(zhì)CFET技術(shù)

復(fù)旦大學(xué)研究團(tuán)隊(duì)：周鵬教授、包文中研究員及萬景研究員，創(chuàng)新地提出了硅基二維異質(zhì)集成疊層晶體管。該技術(shù)將新型二維原子晶體引入傳統(tǒng)的硅基芯片制造流程，繞過EUV光刻工藝，實(shí)現(xiàn)了晶圓級異質(zhì)CFET技術(shù)。

該團(tuán)隊(duì)利用硅基集成電路的成熟后端工藝，將二硫化鉬(MoS2)三維堆疊在傳統(tǒng)的硅基芯片上，形成p型硅-n型二硫化鉬的異質(zhì)互補(bǔ)CFET結(jié)構(gòu)。結(jié)果證明，在相同的工藝節(jié)點(diǎn)下實(shí)現(xiàn)了器件集成密度翻倍，并獲得了卓越的電學(xué)性能。

簡單來說，就是該團(tuán)隊(duì)研發(fā)出的異質(zhì)CFET技術(shù)，是設(shè)計(jì)了一種晶圓級硅基二維互補(bǔ)疊層晶體管，不需要用到EUV，也可以實(shí)現(xiàn)晶體管密度翻倍。

隨著芯片工藝制程不斷進(jìn)步，就需要尺寸更小、功能更強(qiáng)大的晶體管，同時，會讓制程微縮到一定程度，原本的晶體管技術(shù)就會出現(xiàn)靜電、漏電問題。因此，晶體管技術(shù)也隨著工藝迭代加快升級，而升級的重點(diǎn)在于提升靜電性能、控制漏電流。

比如，22nm工藝之后，F(xiàn)inFET取代MOSFE工藝，3nm工藝時代，GAAFET取代FinFET工藝，再先進(jìn)的工藝（比如2nm以下），CFET將取代GAAFET工藝。因此，CFET是GAAFET工藝的迭代技術(shù)，也稱之為全硅基CFET技術(shù)。

這對于國內(nèi)自主發(fā)展新型集成電路技術(shù)具有重要意義。畢竟，在中企無法獲得先進(jìn)的EUV光刻機(jī)下，該技術(shù)給予了另一種可行性研究方向。如果一旦成功應(yīng)用，那么將會繞過EUV光刻機(jī)的問題，制造出更先進(jìn)的芯片。

以及CFET屬于下一代晶體管技術(shù)，是未來發(fā)展的重點(diǎn)，該技術(shù)的研發(fā)有利于我們?nèi)〉孟葯C(jī)。特別是在關(guān)鍵技術(shù)專利方面，先取得更多的研究成果與專利，對于后期芯片制程的發(fā)展是更有利的。