1971年英特爾發(fā)布的第一款CPU 4004內(nèi)部晶體管數(shù)約有2300個，5年后，英特爾的Ponte Vecchio處理器將47個小芯片超過1000億個晶體管封裝到一個處理器中，過程中同時使用2.5D和3D技術(shù)。

2022年1月5日，AMD發(fā)布首款3D堆疊的桌面處理器Ryzen 7 5800X3D，益于3D芯片堆疊，相比Zen2，Zen 3的平均性能提高了19%。

2022年3月4日，AI芯片公司Graphcore的Bow IPU芯片采用3D堆疊技術(shù)將AI速度提高40%。

2022年3月9日，蘋果發(fā)布了計算機(jī)最高端處理器芯片M1 Ultra，將橫向排列的2枚芯片相互連接，配備了1140億個晶體管。

種種示例表明，2.5D/3D封裝技術(shù)正成為芯片性能提升的一大重要手段。通過以最低成本實(shí)現(xiàn)最高水平的硅集成和面積效率，3D堆疊技術(shù)的重要性正在提高。全新的應(yīng)用也不斷涌現(xiàn)，3D堆疊技術(shù)已成為滿足人工智能、機(jī)器學(xué)習(xí)和數(shù)據(jù)中心等應(yīng)用程序所需性能的有利可圖的解決方案。


3D封裝成大勢所趨，技術(shù)挑戰(zhàn)不容小覷

隨著芯片微縮愈加困難，而市場對芯片高性能的追逐不減，業(yè)界開始探索在封裝領(lǐng)域?qū)で笸黄?，所以這幾年，諸如2.5D/3D的先進(jìn)IC封裝技術(shù)已經(jīng)成為代工廠、封測廠、IDM、芯片設(shè)計廠商以及EDA廠商都競相關(guān)注的一環(huán)。

但由于成本的原因，高級封裝主要用于高端、面向利基市場的應(yīng)用，如HPC等。3D封裝技術(shù)在HPC等主要的產(chǎn)業(yè)推動下迎來快速發(fā)展。據(jù)Yole 2022Q1發(fā)布的先進(jìn)封裝市場分析報告，先進(jìn)封裝市場的整體收入預(yù)計將以10.11%的年復(fù)合增長率增長，從2021年的321億美元增長到2027年的572億美元。而封裝的各個細(xì)分類別中，尤以2.5D/3D封裝市場的年復(fù)合增長率最大，從2021年的67億美元增加到2027年的147億美元，高達(dá)14.34%。

不僅僅是芯片制造過程的最后一步，封裝正在成為芯片創(chuàng)新的催化劑。3D封裝技術(shù)允許將不同的芯片如CPU、加速器、內(nèi)存、IO、電源管理等像樂高積木一樣拼湊起來，其主要優(yōu)勢是能實(shí)現(xiàn)更好的互連能效，減少訪問延遲。例如3D封裝技術(shù)允許在計算核心附近放置更多的內(nèi)存，因此可以減少總的布線長度，提高內(nèi)存訪問帶寬，改善延遲，提升CPU性能，也因此大大提高了產(chǎn)品級性能、功耗和面積，同時實(shí)現(xiàn)對系統(tǒng)架構(gòu)的全面、重新思考。

如今，3D封裝已成為行業(yè)頂尖的芯片企業(yè)如英特爾、AMD、NVIDIA、蘋果等致勝的關(guān)鍵技術(shù)之一。雖然以3D IC為代表的異構(gòu)封裝已經(jīng)成為未來的重點(diǎn)發(fā)展方向，但落實(shí)新技術(shù)要面對不少棘手的問題。相比傳統(tǒng)的封裝技術(shù)，2.5D/3D IC異構(gòu)封裝不僅僅是封裝廠技術(shù)的革新，更為原有的設(shè)計流程、設(shè)計工具、仿真工具等帶來挑戰(zhàn)。

首先，在進(jìn)行2.5D/3D堆疊之后由于集成度的大幅度提升，發(fā)熱量變得更為集中，散熱是一大問題；其次，在芯片、中介層、基板膨脹、冷縮的過程中，需要保障機(jī)械應(yīng)力的可靠性；再者, 芯片之間的高頻信號，需要滿足時序、信號完整性要求等問題；最后，芯片堆疊完成后，還需要測試上層芯片是否能正常工作，接線是否良好，堆疊過程中沒有被損壞等等。這些都是3D封裝需要面對的難題和挑戰(zhàn)。

代工廠、設(shè)備供應(yīng)商、研發(fā)機(jī)構(gòu)等都在研發(fā)一種稱之為銅混合鍵合（Hybrid bonding）工藝，這項(xiàng)技術(shù)正在推動下一代2.5D和3D封裝技術(shù)。

與現(xiàn)有的堆疊和鍵合方法相比，混合鍵合可以提供更高的帶寬和更低的功耗，但混合鍵合技術(shù)也更難實(shí)現(xiàn)。


異構(gòu)集成是銅混合鍵合的主要優(yōu)勢

銅混合鍵合并不是新鮮事，從2016年開始，CMOS圖像傳感器開始使用晶圓間（Wafer-to-Wafer）的混合鍵合技術(shù)制造產(chǎn)品。具體而言，供應(yīng)商會先生產(chǎn)一個邏輯晶圓，然后生產(chǎn)一個用于像素處理的單獨(dú)晶圓，之后使用銅互連技術(shù)將兩個晶圓結(jié)合在一起，再將各芯片切成小片，形成CMOS圖像傳感器。

混合鍵合與先進(jìn)封裝的工作方式幾乎相同，但前者更復(fù)雜。供應(yīng)商正在開發(fā)另一種不同的變體，稱為裸片對晶圓（Die-to-Wafer）的鍵合，可以在內(nèi)插器或者其他裸片上堆疊和鍵合裸片。KLA的行銷高級總監(jiān)Stephen Hiebert表示：“我們能觀察到裸片對晶圓的混合鍵合發(fā)展強(qiáng)勁，其主要優(yōu)勢在于它能夠?qū)崿F(xiàn)不同尺寸芯片的異構(gòu)集成。”

這一方案將先進(jìn)封裝提高到一個新的水平，在當(dāng)今先進(jìn)封裝案例中，供應(yīng)商可以在封裝中集成多裸片的DRAM堆棧，并使用現(xiàn)有的互連方案連接裸片。通過混合鍵合，DRAM裸片可以使用銅互連的方法提供更高的帶寬，這種方法也可以用在內(nèi)存堆棧和其他高級組合的邏輯中。

Xperi的杰出工程師Guilian Gao在最近的演講中說：“它具有適用于不同應(yīng)用的潛力，包括3D DRAM，異構(gòu)集成和芯片分解?！?/span>

不過這是一項(xiàng)極具挑戰(zhàn)性的工作。裸片對晶圓的混合鍵合需要原始的芯片、先進(jìn)的設(shè)備和完美的集成方案，但是如果供應(yīng)商能夠滿足這些要求，那么該項(xiàng)技術(shù)將成為高級芯片設(shè)計的誘人選擇。

傳統(tǒng)上，為改進(jìn)設(shè)計，業(yè)界開發(fā)了片上系統(tǒng)（SoC），可以縮小每個具有不同功能的節(jié)點(diǎn)，然后在將它們封裝到同一裸片上，但是隨著單個節(jié)點(diǎn)正變得越來越復(fù)雜和昂貴，更多的人轉(zhuǎn)向?qū)ふ倚碌奶娲桨?。在傳統(tǒng)的先進(jìn)封裝中組裝復(fù)雜的芯片可以擴(kuò)展節(jié)點(diǎn)，使用混合鍵合的先進(jìn)封裝則是另一種選擇。

其實(shí)大多數(shù)芯片不需要混合鍵合。對于封裝而言，混合鍵合主要用于高端設(shè)計，因?yàn)樗且豁?xiàng)涉及多項(xiàng)制造挑戰(zhàn)的昂貴技術(shù)。但它為芯片制造商提供了一些新的選擇，為下一代3D設(shè)計、存儲立方體或3D DRAM以及更先進(jìn)的封裝鋪平了道路。

有幾種方法可以開發(fā)這些類型的產(chǎn)品，包括Chiplet模型。對于芯粒，芯片制造商可能在庫中有一個模塊化芯片菜單。然后，客戶可以混合和匹配這些芯片，并將它們集成到現(xiàn)有的封裝類型或新架構(gòu)中。在這種方法的一個例子中，AMD堆疊了兩個內(nèi)部開發(fā)的芯?！粋€處理器和一個SRAM 芯片，形成了一個 3D封裝，在頂部結(jié)合了一個高性能 MPU 和高速緩存，并使用混合鍵合連接各個die。

還有其他實(shí)現(xiàn)chiplet的方法。傳統(tǒng)上，為了改進(jìn)設(shè)計，供應(yīng)商會開發(fā)一個片上系統(tǒng)(SoC)，并在每一代設(shè)備上集成更多的功能。這種芯片縮放方法變得越來越困難和昂貴。雖然它仍是新設(shè)計的一種選擇，但Chiplet正逐漸成為開發(fā)復(fù)雜芯片的一種選擇。

使用芯粒，大型SoC被分解成更小的dies或IP塊，并重新聚合成一個全新的設(shè)計。從理論上講，芯粒方法以更低的成本加快了上市時間?；旌湘I合是實(shí)現(xiàn)該技術(shù)的眾多要素之一。

為什么要混合鍵合？

混合鍵合并不新鮮事物。多年來，CMOS 圖像傳感器供應(yīng)商一直在使用它。為了制造圖像傳感器，供應(yīng)商在工廠中處理兩個不同的晶圓：第一個晶圓由許多芯片組成，每個芯片由一個像素陣列組成；第二個晶圓由信號處理器芯片組成。

然后，使用混合鍵合，將晶圓與μm級的銅對銅互連鍵合在一起。晶圓上的die隨后被切割，形成圖像傳感器。

這個過程與封裝幾乎無異。但對于封裝，混合鍵合涉及一系列不同的組裝挑戰(zhàn)，這就是為什么它直到近年才投入生產(chǎn)。

然后，在研發(fā)方面，競技場有幾個發(fā)展。例如，Imec使用微凸塊和混合鍵合開發(fā)了所謂的 3D-SoC。在 3D-SoC 中，您可以堆疊任意數(shù)量的芯片，例如邏輯上的內(nèi)存。為此，您將內(nèi)存和邏輯芯片共同設(shè)計為單個 SoC。

混合鍵合實(shí)現(xiàn)了這些設(shè)備中最先進(jìn)的互連?！盀榱藢?shí)現(xiàn)這樣的3D-SoC電路，3D互連間距需要進(jìn)一步擴(kuò)大，超越目前的最先進(jìn)水平。我們目前的研究已經(jīng)證明了在7微米間距實(shí)現(xiàn)這種互連的可行性，用于模對模堆疊，700納米間距用于die-to-die，”Imec的高級研究員、研發(fā)副總裁兼3D系統(tǒng)集成項(xiàng)目主任Eric Beyne在IEDM的一篇論文中說。

盡管如此，AMD正在使用臺積電的混合鍵合技術(shù)，稱為SoIC。據(jù)AMD稱，與微凸塊相比，臺積電的技術(shù)提供了超過 200 倍的連接密度和 15 倍的互連密度。AMD總裁兼首席執(zhí)行官 Lisa Su 表示：“與其他競爭方法相比，這種方法每個信號的功耗不足三分之一，從而實(shí)現(xiàn)了更高效、更密集的集成?！?/span>

同時，在IEDM 2021會議上，臺積電副總裁 Douglas Yu提供了有關(guān)該公司 SoIC 路線圖的更多詳細(xì)信息。這為客戶概述了混合鍵合凸點(diǎn)間距縮放路徑。

在 SoIC 路線圖上，臺積電以 9μm 的鍵距開始，并已上市。然后，它計劃引入 6μm 間距，隨后是 4.5μm 和 3μm。換句話說，該公司希望每兩年左右推出一次新的鍵合間距，每一代都提供70%的規(guī)模提升。

有幾種方法可以實(shí)現(xiàn)SoIC。例如，AMD設(shè)計了一款基于7nm的處理器和SRAM，由臺積電代工。然后，臺積電使用 SoIC 以 9μm鍵合間距連接芯片。

理論上，隨著時間的推移，你可以開發(fā)出各種先進(jìn)的芯片，然后用臺積電的技術(shù)在各種間距上進(jìn)行鍵合。

可以肯定的是，該技術(shù)不會取代傳統(tǒng)的芯片縮放。相反，芯片縮放仍在繼續(xù)。臺積電和三星都在研發(fā) 5 納米邏輯工藝和 3 納米及更高工藝。

曾經(jīng)，從一個工藝節(jié)點(diǎn)到下一個工藝節(jié)點(diǎn)的轉(zhuǎn)變在芯片的功率、性能和面積 (PPA) 方面提供了顯著的提升。但是，在最近的節(jié)點(diǎn)上，PPA 的提升正在減少。

在許多方面，混合鍵合是提供系統(tǒng)提升的一種方式?！斑^去，大部分PPA的好處都是由硅來完成的。人們過去常常讓芯片縮放來驅(qū)動系統(tǒng)性能。但現(xiàn)在，作為引擎的芯片縮放正在失去動力，”Needham 的 Shi 說。“最終，您希望通過混合鍵合來提升整個系統(tǒng)級 PPA。如果你想在技術(shù)上更精確，SoIC可以說是臺積電為客戶提供的可用工具包中的一個強(qiáng)大工具。SoIC 是某些工作負(fù)載的絕佳 PPA 助推器?！?/span>

英特爾、三星和其他公司尚未發(fā)布他們的混合綁定路線圖。

盡管如此，從架構(gòu)的角度來看，所有這一切并不像看起來那么簡單。下一代3D封裝可能會在不同節(jié)點(diǎn)包含多個復(fù)雜的芯粒。一些裸片可以使用混合鍵合進(jìn)行堆疊和鍵合。其他裸片將位于封裝的其他地方。因此，需要一系列技術(shù)來連接所有部分。

Promex 總裁兼首席執(zhí)行官 Richard Otte 表示：“對于那些挑戰(zhàn)極限以開發(fā)高性能計算產(chǎn)品的公司來說，混合鍵合可能是必需的。”“對于二維結(jié)構(gòu)和應(yīng)用，芯?？赡軙褂酶呙芏确椒ɑミB，包括中介層。3D-IC 需要堆疊芯粒，因此需要TSV和銅柱，以及2D高密度互連工藝?！?/span>

還有其他挑戰(zhàn)。在一個封裝中，所有裸片都需要使用裸片到裸片的鏈接和接口相互通信。大多數(shù)這些芯片到芯片的鏈接都是專有的，需要有開發(fā)開放標(biāo)準(zhǔn)鏈接的舉措?！癈hiplet成為新 IP的最大障礙是標(biāo)準(zhǔn)化，必須建立芯粒之間的標(biāo)準(zhǔn)/通用通信接口，才能在多個封裝供應(yīng)商之間實(shí)現(xiàn)這一點(diǎn)，”O(jiān)tte 說。

與此同時，在制造方面，兩種類型的裝配工藝使用混合鍵合——wafer-to-wafer和die-to-wafer。

在wafer-to-wafer中，芯片在晶圓廠的兩個晶圓上加工。然后，晶圓鍵合機(jī)取出兩個晶圓并將它們鍵合在一起。最后，對晶圓上堆疊的芯片進(jìn)行切割和測試。

Die-to-wafer是另一種選擇。與wafer-to-wafer一樣，芯片在晶圓廠中的晶圓上加工。die是從一個晶圓上切割下來的。然后，將這些die鍵合到基礎(chǔ)晶圓上。最后，對晶圓上堆疊的芯片進(jìn)行切割和測試。

從一開始，擁有良好成品率的die就很重要。成品率低于標(biāo)準(zhǔn)的die可能會影響最終產(chǎn)品的性能。因此，預(yù)先制定良好的測試策略至關(guān)重要。

英特爾高級首席工程師 Adel Elsherbini在 IEDM 的一次演講中說：“一些芯片可能存在制造缺陷，這些缺陷最好在測試期間被篩選出來?！薄暗?，如果測試覆蓋率不是100%，則其中一些芯片可能會作為良好芯片通過測試。這是一個特殊的挑戰(zhàn)。有缺陷的芯片可能會導(dǎo)致最終系統(tǒng)良率降低，尤其是隨著芯片數(shù)量的增加?！?/span>

除了良好的測試策略外，還需要完善的流程。混合鍵合工藝發(fā)生在半導(dǎo)體制造廠內(nèi)的潔凈室中，而不是像大多數(shù)封裝類型那樣發(fā)生在封裝廠。

在超凈潔凈室中進(jìn)行此過程非常重要。潔凈室按潔凈度級別分類，潔凈度級別基于每體積空氣允許的顆粒數(shù)量和大小。通常，半導(dǎo)體工廠采用符合 ISO 5 級或清潔標(biāo)準(zhǔn)的潔凈室。根據(jù) American Cleanroom Systems，在 ISO 5 級中，潔凈室中每立方米尺寸 >0.5μm 的顆粒必須少于 3,520 個。ISO 5 級潔凈室相當(dāng)于舊的 100 級標(biāo)準(zhǔn)。

在某些情況下，OSAT的IC 組裝是在 ISO 7 或 10,000 級或更高級別的潔凈室中進(jìn)行的。這適用于大多數(shù)封裝類型，但不適用于混合鍵合。在此過程中，微小顆?？赡軙秩肓黧w，導(dǎo)致設(shè)備故障。

OSAT當(dāng)然可以建造具有ISO 5潔凈室的設(shè)施，但這是一項(xiàng)昂貴的努力。混合鍵合需要相對昂貴的設(shè)備。此外，混合鍵合涉及半導(dǎo)體供應(yīng)商更熟悉的幾個步驟。

在wafer-to-wafer和die-to-wafer的流程中，該過程從晶圓廠中的單個鑲嵌工藝開始。為此，在晶片的一側(cè)沉積二氧化硅層。然后，在表面上形成許多微小的通孔圖案。蝕刻圖案，在晶圓上形成大量微小的μm大小的通孔。

然后將銅材料沉積在整個結(jié)構(gòu)上。使用化學(xué)機(jī)械拋光 (CMP) 系統(tǒng)對表面進(jìn)行平坦化。該工具使用機(jī)械力拋光表面。

CMP工藝去除銅材料并拋光表面，剩下的是微小通孔中的銅金屬化材料。

整個過程重復(fù)幾次。最終，晶圓有幾層。每一層都有微小的銅通孔，它們在相鄰層中相互連接。頂層由較大的銅結(jié)構(gòu)組成，稱為焊盤。介電材料圍繞著微小的焊盤。

盡管如此，鑲嵌工藝，尤其是 CMP，具有挑戰(zhàn)性。它需要對晶圓表面進(jìn)行精確控制。“[在晶圓上]，電介質(zhì)表面需要：(1) 非常光滑，以確保在連接芯片時具有強(qiáng)大的吸引力；(2) 非常低的形貌以避免電介質(zhì)預(yù)鍵合中的空隙或不必要的應(yīng)力，”Elsherbini 在 IEDM 的一篇論文中說。

但是，在這些制程中，可能會出現(xiàn)一些問題。晶圓往往會下垂或彎曲。然后，在 CMP 過程中，該工具可能會過度拋光表面。銅墊凹陷變得太大。在鍵合過程中，某些焊盤可能不會鍵合。如果拋光不充分，銅殘留物會造成電氣短路。

在混合鍵合中，標(biāo)準(zhǔn)CMP工藝可能無法解決問題。“這需要特殊的CMP處理來控制化學(xué)蝕刻與機(jī)械蝕刻的比例以及 CMP 步驟的數(shù)量，以保持電介質(zhì)表面的平面度，”Elsherbini 說。CMP之后，晶圓會經(jīng)過計量步驟。計量工具測量和表征表面形貌。

“銅混合鍵合的主要工藝挑戰(zhàn)包括表面缺陷控制以防止空洞、晶圓級厚度和形狀計量以及納米級表面輪廓控制以支持穩(wěn)健的混合鍵合焊盤接觸，以及控制頂部銅焊盤的對齊和底模，” KLA營銷高級總監(jiān) Stephen Hiebert 說。