芯片設(shè)計隨著時間推移正在變得越來越復(fù)雜是業(yè)界人士的共識，但是究竟“復(fù)雜”體現(xiàn)在哪些方面，并且隨著復(fù)雜度提升，還有哪些沒有解決的問題，這就需要深入的考察和研究。

上周，西門子EDA和Wilson Research完整公布了2022年兩家公司一起合作的芯片設(shè)計報告，該報告的定量分析為我們提供了一些重要的洞見。在研究了該報告后，我們認(rèn)為，芯片設(shè)計變得更復(fù)雜不僅僅體現(xiàn)在芯片晶體管規(guī)模變大上，還體現(xiàn)在SoC復(fù)雜度的提升上，而SoC復(fù)雜度提升會帶來一系列的改變，包括設(shè)計方法學(xué)的變化，以及設(shè)計驗證方面的新需求。這些新的變化和新需求將會驅(qū)動未來幾年芯片設(shè)計的變革。


01
芯片設(shè)計概述

芯片設(shè)計分為前端設(shè)計和后端設(shè)計，前端設(shè)計（也稱邏輯設(shè)計）和后端設(shè)計（也稱物理設(shè)計）并沒有統(tǒng)一嚴(yán)格的界限，涉及到與工藝有關(guān)的設(shè)計就是后端設(shè)計。

1、規(guī)格制定

芯片規(guī)格，也就像功能列表一樣，是客戶向芯片設(shè)計公司（稱為Fabless，無晶圓設(shè)計公司）提出的設(shè)計要求，包括芯片需要達(dá)到的具體功能和性能方面的要求。


2、詳細(xì)設(shè)計

Fabless根據(jù)客戶提出的規(guī)格要求，拿出設(shè)計解決方案和具體實現(xiàn)架構(gòu)，劃分模塊功能。


3、HDL編碼

使用硬件描述語言（VHDL，Verilog HDL，業(yè)界公司一般都是使用后者）將模塊功能以代碼來描述實現(xiàn)，也就是將實際的硬件電路功能通過HDL語言描述出來，形成RTL（寄存器傳輸級）代碼。


4、仿真驗證

仿真驗證就是檢驗編碼設(shè)計的正確性，檢驗的標(biāo)準(zhǔn)就是第一步制定的規(guī)格。看設(shè)計是否精確地滿足了規(guī)格中的所有要求 。規(guī)格是設(shè)計正確與否的黃金標(biāo)準(zhǔn)，一切違反，不符合規(guī)格要求的，就需要重新修改設(shè)計和編碼。設(shè)計和仿真驗證是反復(fù)迭代的過程，直到驗證結(jié)果顯示完全符合規(guī)格標(biāo)準(zhǔn)。

仿真驗證工具Synopsys的VCS，還有Cadence的NC-Verilog。


5、邏輯綜合――Design Compiler

仿真驗證通過，進(jìn)行邏輯綜合。邏輯綜合的結(jié)果就是把設(shè)計實現(xiàn)的HDL代碼翻譯成門級網(wǎng)表netlist。綜合需要設(shè)定約束條件，就是你希望綜合出來的電路在面積，時序等目標(biāo)參數(shù)上達(dá)到的標(biāo)準(zhǔn)。 邏輯綜合需要基于特定的綜合庫，不同的庫中，門電路基本標(biāo)準(zhǔn)單元（standard cell）的面積，時序參數(shù)是不一樣的。所以，選用的綜合庫不一樣，綜合出來的電路在時序，面積上是有差異的。一般來說，綜合完成后需要再次做仿真驗證（這個也稱為后仿真，之前的稱為前仿真）。

邏輯綜合工具Synopsys的Design Compiler。


6、STA

Static Timing Analysis（STA），靜態(tài)時序分析，這也屬于驗證范疇，它主要是 在時序上對電路進(jìn)行驗證，檢查電路是否存在建立時間（setup time）和保持時間（hold time）的違例（violation）。這個是數(shù)字電路基礎(chǔ)知識，一個寄存器出現(xiàn)這兩個時序違例時，是沒有辦法正確采樣數(shù)據(jù)和輸出數(shù)據(jù)的，所以以寄存器為基礎(chǔ)的數(shù)字芯片功能肯定會出現(xiàn)問題。

STA工具有Synopsys的Prime Time。


7、形式驗證

這也是驗證范疇，它是從功能上（STA是時序上）對綜合后的網(wǎng)表進(jìn)行驗證。 常用的就是等價性檢查方法，以功能驗證后的HDL設(shè)計為參考，對比綜合后的網(wǎng)表功能，他們是否在功能上存在等價性。這樣做是為了保證在邏輯綜合過程中沒有改變原先HDL描述的電路功能。

形式驗證工具有Synopsys的Formality。


02
芯片復(fù)雜度的多維度提升

隨著人工智能、智能汽車等新應(yīng)用的出現(xiàn)，芯片復(fù)雜度正在慢慢提升。芯片復(fù)雜度的提升可以是一件多維度的事情，一方面，它可以體現(xiàn)在晶體管數(shù)量的增大上；另一方面，它也可以體現(xiàn)在芯片中復(fù)雜子系統(tǒng)的數(shù)量上。

從芯片的晶體管數(shù)的角度，西門子／Wilson的研究報告中，36%以上的芯片項目門數(shù)達(dá)到了千萬級，而門數(shù)在百萬級以下的項目僅占30%，因此從晶體管數(shù)的角度，今天芯片的復(fù)雜度確實已經(jīng)大大提升。

但是晶體管數(shù)并非唯一考量。例如，在一些芯片中，片上內(nèi)存（如緩存）可以占據(jù)相當(dāng)大的門數(shù)，但是其整體設(shè)計復(fù)雜度未必會很高。因此，另一個芯片復(fù)雜度的觀察角度是芯片子系統(tǒng)的數(shù)量。在SoC中，每一個芯片子系統(tǒng)都有其獨特的功能，而且當(dāng)芯片子系統(tǒng)數(shù)量更多時，如何讓這些子系統(tǒng)能很好地工作在一起就是一件具有挑戰(zhàn)性的事情。因此，芯片的子系統(tǒng)數(shù)量也是衡量整體芯片復(fù)雜度的一個重要指標(biāo)。然而，芯片子系統(tǒng)的數(shù)量并不容易統(tǒng)計，而一個可以和這個數(shù)字掛鉤的數(shù)據(jù)就是芯片上使用的處理器數(shù)量。通常，當(dāng)芯片子系統(tǒng)的復(fù)雜度超過一定程度時，都會單獨配有一個為它服務(wù)的嵌入式處理器。因此，統(tǒng)計一個芯片上嵌入式處理器的數(shù)量可以從一定程度上體現(xiàn)芯片上復(fù)雜系統(tǒng)的數(shù)量，從而體現(xiàn)芯片設(shè)計復(fù)雜度。

從芯片上嵌入式處理器數(shù)量的角度，首先我們可以看到今天74%的芯片擁有至少一個嵌入式處理器；而一半以上的芯片項目擁有兩個以上的嵌入式處理器，15%的處理器有8個以上的嵌入式處理器。從這個角度來看，今天的芯片設(shè)計從系統(tǒng)角度也確實是越來越復(fù)雜。

綜上所述，我們認(rèn)為芯片設(shè)計的復(fù)雜度提升不僅僅體現(xiàn)在晶體管數(shù)量上，還體現(xiàn)在系統(tǒng)復(fù)雜度上。這些復(fù)雜度的提升是由于應(yīng)用端的驅(qū)動（例如人工智能，智能駕駛，下一代智能設(shè)備等），在未來隨著這些系統(tǒng)的進(jìn)一步普及，我們預(yù)計會進(jìn)一步推高芯片系統(tǒng)的復(fù)雜度，這也會給芯片設(shè)計行業(yè)帶來相應(yīng)的變化。

03
芯片系統(tǒng)復(fù)雜度正在改變芯片設(shè)計生態(tài)

芯片系統(tǒng)復(fù)雜度對于芯片設(shè)計生態(tài)的影響是多方位的。首先，如前所述，隨著應(yīng)用的驅(qū)動，芯片系統(tǒng)復(fù)雜度上升，整個芯片系統(tǒng)上復(fù)雜度較高的子系統(tǒng)數(shù)量上升，這也就讓芯片上需要的嵌入式處理器數(shù)量提升。一方面，應(yīng)用驅(qū)動了對于嵌入式處理器需求的提升；另一方面，如果有成本較低、設(shè)計較為靈活的嵌入式處理器，也將能進(jìn)一步賦能這樣的復(fù)雜度提升。

從這一方面來看，RISC－V可謂是切中了芯片設(shè)計復(fù)雜度提升的需求，未來可望會越來越多地得到應(yīng)用，并且從另一個角度越來越多地滿足復(fù)雜芯片系統(tǒng)對于嵌入式處理器的需求。RISC－V是一種開源處理器指令集，任何人有能夠自由使用該指令集，并且在其基礎(chǔ)上進(jìn)一步定制滿足自己需求的額外指令集。對于有實力的廠商來說，使用RISC－V指令集可以自主開發(fā)屬于自己的處理器，并且使用在自己的產(chǎn)品中；而對于中小廠商，也可以選擇SiFive等公司提供的RISC－V處理器IP來使用。目前，使用RISC－V作為對于計算性能要求不高的嵌入式處理器／MCU已經(jīng)成為越來越多芯片的選擇，其背后的主要原因就是基于RISC－V處理器的成本和靈活性。而西門子／Wilson的2022年芯片設(shè)計報告也進(jìn)一步證實了這一觀點：2022年有30%的芯片使用了RISC－V處理器，而這一數(shù)字在2020年僅為23%。在未來，我們預(yù)期RISC－V得到進(jìn)一步廣泛的應(yīng)用，并且從另一方面也進(jìn)一步賦能芯片系統(tǒng)復(fù)雜的提升。

除了嵌入式處理器之外，隨著芯片系統(tǒng)復(fù)雜度提升，對于芯片系統(tǒng)設(shè)計的另一個改變就是如何把這些系統(tǒng)用高效而可靠的方法連接到一起，可以互相通信，互相訪問內(nèi)存等。這就需要越來越多地使用NoC（network－on－chip）。NoC將會越來越多地成為SoC系統(tǒng)上的基礎(chǔ)IP，來確保芯片系統(tǒng)設(shè)計能更加高效地拓展其復(fù)雜度和設(shè)計規(guī)模。根據(jù)市場研究公司Brainy Insights的研究，未來十年內(nèi)NoC的年復(fù)合增長率可達(dá)7.9%，因此我們也預(yù)期會在未來越來越多的大規(guī)模高復(fù)雜度芯片中看到NoC的使用。

因此，我們認(rèn)為從設(shè)計IP角度，新的嵌入式處理器（RISC－V）和片上互連（NoC）將會成為重要的新看點，來驅(qū)動和賦能芯片系統(tǒng)復(fù)雜度進(jìn)一步提升。


04
新興市場不只是炒作

盡管一些新興市場如今不過是炒作，但它們可能是未來的沃土。他們還可以創(chuàng)造新的需求，為行業(yè)的其他部分提供動力，然后創(chuàng)新可以提升行業(yè)的所有部分。

Semtech 信號完整性產(chǎn)品部高級市場經(jīng)理 Raza Khan 表示：“元宇宙席卷了技術(shù)行業(yè)，并正在突破以前認(rèn)為數(shù)字社區(qū)可能實現(xiàn)的界限?！?“這種全沉浸式技術(shù)將給 5G 基礎(chǔ)設(shè)施帶來前所未有的壓力。對 5G 的這種不斷增長的需求需要以極低的延遲、低功耗和高性能提供更高的帶寬傳輸能力。

光學(xué)技術(shù)將在實現(xiàn)通過 5G 無線技術(shù)高效且有效地傳輸數(shù)據(jù)方面發(fā)揮關(guān)鍵作用。光學(xué)技術(shù)提供了 Metaverse 應(yīng)用程序所需的成本效益、小尺寸、低功耗和性能。為了讓元宇宙在未來幾年得到廣泛采用，很多人都把目光投向了量子。PathWave Software 副總裁兼總經(jīng)理 Niels Faché 表示：“到 2023 年，量子即服務(wù) (QaaS) 的產(chǎn)品將會增加，大公司和初創(chuàng)企業(yè)將為客戶提供對其量子平臺的云訪問?！?“Quantum EDA 將成為提高這些基于云的平臺的計算能力的關(guān)鍵推動因素，其簡化的工作流程可以處理增加量子位的數(shù)量。同時，本地定制 QPU（量子處理單元）的服務(wù)有望從設(shè)計到制造和集成解決方案得到提升，以滿足對本地量子模擬解決方案的需求。從這個角度來看，量子 EDA 也將通過這些定制 QPU 產(chǎn)品看到強(qiáng)勁的需求?！?/span>

05
芯片驗證將成為重中之重

除了新的設(shè)計IP之外，復(fù)雜芯片的驗證將會成為另一個挑戰(zhàn)。如前所述，復(fù)雜芯片包括了越來越多的子系統(tǒng)，首先每一個子系統(tǒng)的驗證隨著其復(fù)雜度的提升會越來越具有挑戰(zhàn)性。其次，多個復(fù)雜子系統(tǒng)的協(xié)同工作和驗證將會成為另一個芯片驗證的難點。最后，芯片系統(tǒng)中每個子系統(tǒng)存在異質(zhì)性，例如，高性能模擬/混合信號模塊（例如內(nèi)存接口等）越來越多地使用在復(fù)雜芯片系統(tǒng)中，這也給整體芯片系統(tǒng)的驗證帶來了挑戰(zhàn)，因為不同的子系統(tǒng)的驗證方法并不一致。

芯片驗證首先需要提高效率，降低需要的時間。根據(jù)西門子/Wilson的報告，2022年的芯片項目中，高達(dá)三分之二的項目沒能按照原定的時間交付，這也說明了目前的芯片驗證系統(tǒng)對于復(fù)雜芯片尚需更多效率提升。

除此之外，芯片首次流片成功的比例也在下降，在2022年高達(dá)76%的項目需要兩次或更多的流片才能實現(xiàn)設(shè)計目標(biāo)。在導(dǎo)致芯片需要多次流片的原因中，首要原因是邏輯功能問題，而另一個值得注意的原因是模擬模塊出現(xiàn)問題：該項目在2020年和2022年占到從幾年前的20%一躍到了40%，這也說明模擬設(shè)計相關(guān)的驗證，以及模擬模塊和其他模塊的協(xié)同驗證將會成為未來復(fù)雜芯片驗證領(lǐng)域非常重要的尚需解決的問題。

展望未來，復(fù)雜芯片的驗證首先需要更加高效率的驗證流程，例如使用更加高效的testbench描述語言（使用C++/Python等），從而保證芯片項目能定期交付。在效率之外，由于邏輯功能仍然是芯片流片失敗的首要問題，而隨著芯片系統(tǒng)復(fù)雜度提升這方面的問題會越來越大，因此對于可靠的驗證方式（例如emulator）提出了要求，emulator需要能進(jìn)一步降低成本，并且提升對于復(fù)雜系統(tǒng)的支持，從而確保復(fù)雜芯片系統(tǒng)的質(zhì)量。最后，模擬驗證預(yù)計會成為未來復(fù)雜芯片系統(tǒng)中的關(guān)鍵一環(huán)，這包括了模擬驗證，以及模擬和數(shù)字系統(tǒng)的協(xié)同驗證（例如模擬系統(tǒng)建模放到數(shù)字系統(tǒng)中驗證等），這對于新驗證方法論的采用和新的EDA系統(tǒng)都提出了新的需求，預(yù)計會成為未來幾年驗證領(lǐng)域的另一個重頭戲。