英特爾加入3nm工藝戰(zhàn)局，能做回“龍頭大佬”嗎？
此外，英特爾還計(jì)劃于未來(lái)幾個(gè)月內(nèi)大規(guī)模生產(chǎn)其4nm（Intel 4）節(jié)點(diǎn)。英特爾日本負(fù)責(zé)人進(jìn)一步指出，隨著Alder和Raptor Lake的7nm（Intel 7）節(jié)點(diǎn)問(wèn)世，Meteor Lake的4nm晶圓已經(jīng)量產(chǎn)。Intel 4工藝將帶來(lái)20%的每瓦性能提升，并采用EUV光刻技術(shù)以獲得更好的良率和密度。
此前，3nm工藝領(lǐng)域的主要玩家只有兩位——臺(tái)積電和三星。隨著英特爾的加入，3nm制程的市場(chǎng)競(jìng)爭(zhēng)格局逐漸撲朔迷離。
三星臺(tái)積電先后跨入
和5nm一樣，三星和臺(tái)積電都率先進(jìn)入了3nm時(shí)代。
在2022年六月份，韓國(guó)巨頭三星宣布，公司已開始了采用環(huán)柵 (GAA) 晶體管架構(gòu)的3納米 (nm) 工藝節(jié)點(diǎn)的初始生產(chǎn)。
三星表示，公司通過(guò)一個(gè)名為Multi-Bridge-Channel FET (MBCFET?) 的 GAA 技術(shù)，突破了 FinFET 的性能限制，通過(guò)降低電源電壓水平提高功率效率，同時(shí)還通過(guò)增加驅(qū)動(dòng)電流能力提高性能。
三星在新聞稿中談到，通過(guò)公司專有技術(shù)利用了具有更寬通道的納米片，與使用具有更窄通道的納米線的 GAA 技術(shù)相比，三星的方案可實(shí)現(xiàn)更高的性能和更高的能效。也正是通過(guò)利用 3nm GAA 技術(shù)，三星將能夠調(diào)整納米片的通道寬度，以優(yōu)化功耗和性能，以滿足各種客戶需求。
在三星看來(lái)，GAA 的設(shè)計(jì)靈活性非常有利于設(shè)計(jì)技術(shù)協(xié)同優(yōu)化 (DTCO)，這有助于提高功率、性能、面積 (PPA) 優(yōu)勢(shì)。而與5nm工藝相比，三星第一代3nm工藝相比5nm功耗最高可降低45%，性能提升23%，面積減少16%，而第二代3nm工藝則功耗最高可降低50%，性能提高 30%，面積減少 35%。
自三星的這個(gè)3nm面世以來(lái)，圍繞著這個(gè)技術(shù)有了很多的紛爭(zhēng)，當(dāng)中包括了客戶和良率。但據(jù)韓國(guó)經(jīng)濟(jì)日?qǐng)?bào)在去年11月的報(bào)道，這家韓國(guó)科技巨頭正在與五到六家無(wú)晶圓廠客戶共同開發(fā)先進(jìn)芯片，最早將于 2024 年大量供應(yīng)。消息人士稱，三星將使用其 3 納米技術(shù)為 Nvidia 制造圖形處理單元 (GPU)、為 IBM 制造中央處理器 (CPU)、為高通制造智能手機(jī)應(yīng)用處理器以及為百度制造用于云數(shù)據(jù)中心的人工智能芯片。
據(jù)知情人士在最近所說(shuō)，現(xiàn)在三星的第一代 3 納米工藝節(jié)點(diǎn)的生產(chǎn)良率達(dá)到了“完美水平”，但沒有進(jìn)一步詳細(xì)說(shuō)明。“我們現(xiàn)在正在毫不拖延地開發(fā)第二代 3nm 芯片，”知情人士告訴韓國(guó)經(jīng)濟(jì)日?qǐng)?bào)。
緊隨三星，晶圓代工龍頭臺(tái)積電在2022年年底也舉行了盛大的慶祝儀式，重磅宣布公司的3nm量產(chǎn)。
臺(tái)積電方面表示，公司的 3nm 技術(shù) (N3) 將是繼5nm 技術(shù) (N5) 的又一次全節(jié)點(diǎn)跨越，并在推出時(shí)提供 PPA 和晶體管技術(shù)方面最先進(jìn)的代工技術(shù)。與 N5 技術(shù)相比，N3 技術(shù)將提供高達(dá) 70% 的邏輯密度增益、在相同功率下高達(dá) 15% 的速度提升以及在相同速度下高達(dá) 30% 的功率降低。N3 技術(shù)開發(fā)進(jìn)展順利。N3 技術(shù)將為移動(dòng)和 HPC 應(yīng)用程序提供完整的平臺(tái)支持。
據(jù)semianalysis報(bào)道，N3 系列節(jié)點(diǎn)包括 N3B、N3E、N3P、N3X 和 N3S。其中許多是針對(duì)特定目的優(yōu)化的小節(jié)點(diǎn)，但有所不同。
N3B即原來(lái)的 N3，與 N3E 無(wú)關(guān)。與其將其視為 nodelet，不如將其視為一個(gè)完全不同的節(jié)點(diǎn)。
在 IEDM 2022 上，臺(tái)積電透露了 N3B 的一些方面。N3B 具有 45nm 的 CGP，與 N5 相比縮小了 0.88 倍。臺(tái)積電還實(shí)施了自對(duì)準(zhǔn)接觸，從而可以更大程度地?cái)U(kuò)展 CGP。臺(tái)積電還展示了 0.0199 μm2 的 6 晶體管高密度 SRAM 位單元。這僅縮小了 5%，這對(duì)于 SRAM 未來(lái)的擴(kuò)展來(lái)說(shuō)是個(gè)壞兆頭。
semianalysis表示，與N5相比，臺(tái)積電最初表示，N3在同等功率下性能提升約12%，同等性能下功耗降低27%。這將具有 1.2× SRAM 密度和 1.1× 模擬密度。
IEDM 上公開的高密度位單元僅將 SRAM 密度提高了約 5%，與最初聲稱的 20% 相去甚遠(yuǎn)。
在 IEDM 期間，臺(tái)積電透露 N3B 的 CGP 為 45nm，是迄今為止透露的最密集的。這領(lǐng)先于Intel 4的50nm CGP、三星4LPP的54nm CGP和TSMC N5的51nm CGP。
雖然邏輯密度的增加無(wú)疑是有希望的，但低 SRAM 密度增益意味著 SRAM-heavy 設(shè)計(jì)可能會(huì)經(jīng)歷顯著的成本增加。N3B 的良率和金屬堆疊性能也很差。
正是由于 N3B 未能達(dá)到 TSMC 的性能、功率和產(chǎn)量目標(biāo)，因此他們開發(fā)了 N3E。其目的是修復(fù)N3B的缺點(diǎn)。第一個(gè)重大變化是金屬間距略有放松。臺(tái)積電沒有在觸點(diǎn)、V1、V2、M0、M1 和 M2 金屬層上使用多重圖案化 EUV，而是退縮并切換到單一圖案化。
至于3nm的用戶，臺(tái)積電魏哲家在日前的法說(shuō)會(huì)上表示，公司3nm于去年第4季量產(chǎn)，高效能運(yùn)算及智能手機(jī)客戶需求超越供應(yīng)能力，2023年將全產(chǎn)能生產(chǎn)。魏哲家說(shuō)，升級(jí)版3納米制程將于今年第3季量產(chǎn)。
魏哲家表示，3納米及升級(jí)版3納米今年合計(jì)將貢獻(xiàn)中個(gè)數(shù)百分比（約4%至6%）營(yíng)收，營(yíng)收貢獻(xiàn)將高于5納米制程量產(chǎn)第1年的貢獻(xiàn)，客戶產(chǎn)品設(shè)計(jì)定案數(shù)量也將是5納米的2倍以上。
從上述兩大晶圓廠的數(shù)據(jù)可以看到，3nm似乎很受客戶歡迎。相關(guān)統(tǒng)計(jì)更是指出，到 2025 年，3 nm 工藝節(jié)點(diǎn)市場(chǎng)預(yù)計(jì)將達(dá)到 255 億美元，超過(guò) 5 nm 工藝的估計(jì) 193 億美元 。
這也就難怪英特爾會(huì)在這個(gè)工藝上如此著緊。
英特爾來(lái)勢(shì)洶洶
在基辛格重返英特爾擔(dān)任CEO以后，他定下了雄心勃勃的IDM 2.0計(jì)劃。
時(shí)任英特爾代工服務(wù)總裁 Randhir Thakur（現(xiàn)在已經(jīng)離職）在去年11月接受日經(jīng)亞洲采訪時(shí)表示：“我們的目標(biāo)是在本世紀(jì)末成為世界第二大代工廠，并且 [我們] 期望產(chǎn)生領(lǐng)先的代工利潤(rùn)率”。
如上所說(shuō)，3nm毫無(wú)疑問(wèn)將成為英特爾的一個(gè)關(guān)鍵節(jié)點(diǎn)。
按照英特爾所說(shuō)，Intel 3 將共享Intel 4 的一些特性，但足夠新來(lái)描述這個(gè)新的完整節(jié)點(diǎn)，特別是新的高性能庫(kù)。其每瓦性能比Intel 4 提高 18%。
因?yàn)橛⑻貭柊裪ntel 4當(dāng)作intel 3的基礎(chǔ)，外媒semiwiki也將其與臺(tái)積電3nm比較，我們?cè)谶@里介紹一下已經(jīng)有更多消息披露的intel 4的工藝細(xì)節(jié)，以給大家對(duì)intel 3的期望提供更多參考。
據(jù)介紹，Intel 4 是相對(duì)于 Intel 7 的全節(jié)點(diǎn)縮減，在相同的功率范圍內(nèi)估計(jì)性能提高了 20%，或者在相同的時(shí)鐘下功率降低了 40%。這是英特爾自重新啟動(dòng)其作為其他芯片設(shè)計(jì)商的客戶代工廠以來(lái)宣布的第一個(gè)全節(jié)點(diǎn)縮減，但該公司并不期望其新客戶部署intel 4，盡管它強(qiáng)調(diào)他們將能夠如果他們?cè)敢猓梢允褂盟?。相反，英特爾認(rèn)為，當(dāng)該工藝可用時(shí)，其未來(lái)的前沿代工客戶將主要瞄準(zhǔn)intel 3，其原因之一是英特爾 4 針對(duì)高性能芯片進(jìn)行了優(yōu)化。
英特爾將在 Intel 4 工藝中將 EUV 引入制造，然后在 Intel 3 中深化該技術(shù)的使用。據(jù)英特爾稱，在沒有 EUV 的情況下，從Intel 7 到Intel 4，每個(gè) CPU 需要使用的掩模數(shù)量將增加 30%。相反，Intel 4 所需的掩膜數(shù)量下降了 20%?？偭鞒滩襟E減少了 5%。
與臺(tái)積電一樣，英特爾最初對(duì) EUV 的采用將受到限制。據(jù)報(bào)道，該公司正在使用 EUV 進(jìn)行接觸，但僅限于某些金屬層和通孔。臺(tái)積電和三星都將 EUV 用于觸點(diǎn)、通孔和金屬層。預(yù)計(jì)英特爾將通過(guò)Intel 3 擴(kuò)大其對(duì) EUV 的采用，因此這種差距將隨著時(shí)間的推移而縮小。
按照semiwiki在之前的報(bào)道中所說(shuō)，英特爾所披露的Intel 4 的高性能單元密度約為Intel 7 的 2 倍。與Intel 4 相比，Intel 3 應(yīng)該具有“更密集”的庫(kù)。如果假設(shè)Intel 3 的間距相同但軌道高度更小，那么與Intel 10/7相比，得到的高性能單元密度約為 1.07 倍，高密度單元的密度約為 1.4 倍。
在Intel 3之后，英特爾的Intel 20A（2nm）將迎來(lái)Angstrom時(shí)代，利用GAA（RibbonFET）晶體管和PowerVia技術(shù)提高功率保持能力。英特爾的競(jìng)爭(zhēng)對(duì)手臺(tái)積電將在 2025 年采用其2nm 節(jié)點(diǎn)的 GAA，在芯片制造商遇到小型化極限時(shí)讓前者領(lǐng)先一步。
與 4nm 和 3nm 一樣，不同的團(tuán)隊(duì)也將設(shè)計(jì)20A 和 18A 節(jié)點(diǎn)，以實(shí)現(xiàn)更快的部署。20A 將為 Arrow Lake 供電，而 18A 將（可能）用于 Lunar Lake 的制造，這是英特爾客戶端 CPU 架構(gòu)的第一次重大改組。如果英特爾的路線圖成功，屆時(shí)它將從其臺(tái)灣競(jìng)爭(zhēng)對(duì)手手中奪回工藝領(lǐng)導(dǎo)地位。
能如愿以償嗎？
雖然英特爾信心滿滿，且他們?cè)诠に囍瞥谭矫嬉彩沁M(jìn)步顯著。但semiwiki重申：“我們相信英特爾能夠在代工廠苦苦掙扎的時(shí)候顯著加快他們的工藝開發(fā)。雖然我們不期望英特爾在研究的時(shí)間段內(nèi)重新獲得密度領(lǐng)先優(yōu)勢(shì)，但我們相信他們可以重新奪回性能領(lǐng)先優(yōu)勢(shì)?！?/span>
而在筆者看來(lái)，在先進(jìn)制程代工成本越來(lái)越昂貴的當(dāng)下，英特爾的入局，會(huì)給客戶提供更多的籌碼？尤其是在技術(shù)演進(jìn)緩慢的當(dāng)下，芯片巨頭必將迎來(lái)他們的翻盤契機(jī)。這在他們下注RISC-V，擁抱Chiplet，以及發(fā)力先進(jìn)封裝之后，讓人更有信心。
總之，先進(jìn)芯片代工，不再是兩個(gè)廠商的戰(zhàn)役。
