高通發(fā)布的新款芯片驍龍8G2已開始大舉宣傳造勢，它在單核性能方面無法與中國臺灣的聯(lián)發(fā)科拉開差距，于是強(qiáng)調(diào)多核性能，模仿了聯(lián)發(fā)科的多叢集設(shè)計(jì)以及跑分競賽，試圖借此挽回劣勢。

高通的驍龍8G2無法與聯(lián)發(fā)科的天璣9200拉開單核性能差距，在于它們的單核性能指標(biāo)都來自于ARM的公版核心X3，芯片制造工藝也是臺積電的4nm，如此情況下單核性能當(dāng)然高度一致。

無奈之下，高通的驍龍8G2采用了1+2+2+3的四叢集設(shè)計(jì)，通過減少一顆功耗核心A510而增加一顆性能核心A715的方式來提高性能，如此一來驍龍8G2就擁有了1顆超大核心X3和四顆性能核心A715，比聯(lián)發(fā)科的天璣9200多了一顆性能核心A715，由此在多核跑分方面超越了聯(lián)發(fā)科。

其實(shí)說到底，高通和聯(lián)發(fā)科如今都類似于組裝芯片企業(yè)，它們所采用的核心都是ARM的公版核心，如此一來它們在性能方面其實(shí)都已落后于蘋果的A16處理器，甚至在單核性能方面還不如蘋果的A14處理器，唯有在多核性能方面挽回一局。

當(dāng)然高通也有自己的殺手锏，那就是GPU性能，驍龍8G2所采用的Adreno740成為移動(dòng)芯片市場最強(qiáng)的GPU，超越了聯(lián)發(fā)科和蘋果，這是高通最后剩下的唯一優(yōu)勢了，在如今手機(jī)偏向于視頻、游戲、拍照等圖像應(yīng)用的情況下，高通的Adreno GPU成為它的獨(dú)特優(yōu)勢。

高通所采用的四叢集設(shè)計(jì)其實(shí)并非它首創(chuàng)，在移動(dòng)芯片市場首創(chuàng)多叢集設(shè)計(jì)的其實(shí)是中國臺灣的聯(lián)發(fā)科，聯(lián)發(fā)科當(dāng)時(shí)在手機(jī)芯片性能方面遠(yuǎn)遠(yuǎn)落后于高通和蘋果，因此聯(lián)發(fā)科率先開啟了手機(jī)芯片的多核戰(zhàn)術(shù)。

聯(lián)發(fā)科推動(dòng)手機(jī)芯片從雙核到四核，然后是八核，更一度將手機(jī)芯片推高到十核設(shè)計(jì)，聯(lián)發(fā)科也由此將手機(jī)芯片從雙叢集設(shè)計(jì)推升到三叢集設(shè)計(jì)，首款十核芯片helio X20正是全球首款采用三叢集設(shè)計(jì)的芯片。helio X20采用了雙核A72+四核高頻A53+四核低頻A53的設(shè)計(jì)，以A72提供高性能，以八核A53沖高整體跑分，這種開創(chuàng)式設(shè)計(jì)在當(dāng)時(shí)曾引發(fā)了熱議。

然而這種堆核心的方式很快就被證明是失敗的設(shè)計(jì)，因?yàn)楹诵臄?shù)量過多導(dǎo)致功耗過高，為了控制功耗X20的高性能核心A72就無法將主頻提升得太高，單核性能反而落后了，而蘋果卻一直都堅(jiān)持雙核設(shè)計(jì)，偏重于單核性能，事實(shí)證明蘋果是對的，業(yè)界人士指出手機(jī)多數(shù)時(shí)候都是單程序運(yùn)行，多核性能唯一應(yīng)用只有跑分，因此嘲諷聯(lián)發(fā)科是一核有難七核圍觀，后來手機(jī)芯片重新回到八核架構(gòu)。

如今高通重新?lián)炱疬@種多叢集設(shè)計(jì)，應(yīng)該吸取了聯(lián)發(fā)科的教訓(xùn)，或許是以X3提供高性能的單核性能，而通過控制A715核心的主頻來降低功耗，從而兼顧了散熱和性能，又可以將軍聯(lián)發(fā)科，但是卻不會是蘋果的對手。


3D封裝可大幅提高芯片性能 應(yīng)用規(guī)模有望快速擴(kuò)大

3D封裝，是一種先進(jìn)封裝工藝，采用三維結(jié)構(gòu)形式對芯片進(jìn)行三維集成，在不改變封裝尺寸的條件下，于垂直方向上疊加兩個(gè)或兩個(gè)以上芯片進(jìn)行一體化封裝。3D封裝是在2D多芯片組件的基礎(chǔ)上發(fā)展而來，具有高性能、多功能、高密度、大容量等特點(diǎn)，并且實(shí)現(xiàn)了尺寸最小化，符合半導(dǎo)體器件小型化、高性能化、多功能化的發(fā)展趨勢，可用于處理器、存儲器等制造領(lǐng)域。

目前，5nm芯片已經(jīng)量產(chǎn)，預(yù)計(jì)到2025年2nm芯片將實(shí)現(xiàn)量產(chǎn)。隨著工藝制程不斷縮小，芯片性能提升已經(jīng)接近物理極限，摩爾定律失效，芯片無法再依靠集成更多的晶體管來提升性能，而市場對處理器與存儲器的計(jì)算性能、存儲能力要求還在不斷提高。3D封裝成為解決這一問題的重要方案，在保持芯片尺寸的同時(shí)可提高其性能，能夠滿足芯片小型化、高性能化發(fā)展需求。

根據(jù)新思界產(chǎn)業(yè)研究中心發(fā)布的《2022-2027年中國3D封裝行業(yè)市場深度調(diào)研及發(fā)展前景預(yù)測報(bào)告》顯示，3D封裝可將裸芯片、SoC（系統(tǒng)級芯片）、微電子元件、運(yùn)行內(nèi)存等重新整合進(jìn)行一體封裝，因此可以提高芯片性能、實(shí)現(xiàn)芯片功能多樣化。若多種電子元件各自封裝，整合在一起制造的半導(dǎo)體器件體積大且質(zhì)量重，3D封裝集成度更高，運(yùn)行速度更快，且其尺寸大幅縮小、重量大幅降低、能耗更低。

3D封裝可以僅進(jìn)行芯片封裝，也可以進(jìn)行芯片與微電子元件封裝，前者的目的主要在于提高芯片處理性能，后者的目的主要在于實(shí)現(xiàn)芯片功能多樣化。3D封裝的細(xì)分技術(shù)主要有PoP（疊層封裝）、MCP（多芯片封裝）、SiP（系統(tǒng)級封裝）等。其中，MCP主要封裝多個(gè)集成電路，更適用于生產(chǎn)高性能芯片；SiP可以封裝裸芯片及微電子元件，更適用于生產(chǎn)高功能集成度芯片。

從軟件層面榨出芯片算力

現(xiàn)有 AI 計(jì)算中的過多的冗余計(jì)算和運(yùn)行引擎的能力有限，制約了對芯片性能的挖掘。在芯片資源供需不平衡的情況下，目前主流的做法是攻堅(jiān)生產(chǎn)力的難題。

也有技術(shù)團(tuán)隊(duì)另辟蹊徑。一家叫做 CoCoPIE 的 AI 公司，宣布可以通過壓縮和編譯協(xié)同設(shè)計(jì)技術(shù)，從軟件層面挖掘現(xiàn)有芯片算力，有望讓現(xiàn)有芯片性能成倍提升。

CoCoPIE 技術(shù)的核心在于壓縮和編譯兩個(gè)步驟的“協(xié)同設(shè)計(jì)”，即在設(shè)計(jì)壓縮的時(shí)候考慮編譯器及硬件的偏好從而選擇壓縮的方式，在設(shè)計(jì)編譯器的時(shí)候利用壓縮模型的特點(diǎn)來設(shè)計(jì)相應(yīng)的編譯優(yōu)化方法。對應(yīng)壓縮和編譯兩個(gè)步驟，我們?yōu)?CoCoPIE 框架設(shè)計(jì)了兩個(gè)組件：CoCo-Gen 和 CoCo-Tune。CoCo-Gen 通過將基于模式的神經(jīng)網(wǎng)絡(luò)剪枝與基于模式的代碼生成相協(xié)同，生成高效的執(zhí)行代碼；CoCo-Tune 則能夠顯著縮短 DNN 模型壓縮及訓(xùn)練的過程。

CoCoPIE 的技術(shù)是通用的，可廣泛地應(yīng)用于各種 CPU、GPU、DSP 及 AI 專用芯片，如 NPU、APU、TPU 等。

CoCoPIE 在相關(guān)領(lǐng)域發(fā)表了大量的頂級國際會議論文，從上層 AI 應(yīng)用優(yōu)化技術(shù)，AI 模型設(shè)計(jì)技術(shù)，到編譯器優(yōu)化技術(shù)，底層硬件相關(guān)優(yōu)化技術(shù)。特別是 CoCoPIE 的技術(shù)介紹文章發(fā)表在今年 6 月份的 Communications of ACM 上，這是美國計(jì)算機(jī)學(xué)會的旗艦刊物，與今年的圖靈獎(jiǎng)同期發(fā)布，這說明學(xué)術(shù)界對 CoCoPIE 的工作的高度認(rèn)可。

CoCoPIE 公司負(fù)責(zé)人李曉峰表示：“ CoCoPIE 獨(dú)有的 AI 軟件技術(shù)棧，解決了端側(cè) AI 發(fā)展和普及的瓶頸問題，這在業(yè)界目前還是獨(dú)一無二。測試數(shù)據(jù)和客戶反饋都表明，與其它方案的比較優(yōu)勢十分明顯，有較大的機(jī)會在端側(cè)設(shè)備智慧化的浪潮中勝出?！?/span>


碳納米管或?qū)⒊蔀榧呻娐分尾牧?/span>

在半導(dǎo)體發(fā)展初期，晶體管由鍺制作，很快就被硅取代。發(fā)展到今天，硅基芯片已到達(dá)工藝極限——3nm，更小的制程和更小的晶體管，會讓硅基芯片出現(xiàn)漏電效應(yīng)和短溝道效應(yīng)。因此半導(dǎo)體行業(yè)亟需可與硅基材料相媲美的材料，碳納米管順勢進(jìn)入公眾的視野。

碳納米管又名巴基管，是一種具有特殊結(jié)構(gòu)的一維量子材料，主要由呈六邊形排列的碳原子構(gòu)成數(shù)層到數(shù)十層的同軸圓管。其層與層之間保持固定的距離，約0.34nm，直徑一般為2~20 nm。

1991年，日本物理學(xué)家飯島澄男在高分辨透射電子顯微鏡下檢驗(yàn)石墨電弧設(shè)備中產(chǎn)生的球狀碳分子時(shí)，意外發(fā)現(xiàn)了由管狀的同軸納米管組成的碳分子，即碳納米管。經(jīng)過七年不間斷的深入研究與測試，在1998年，IBM研究人員制作出首個(gè)可工作的碳納米管晶體管。

彭練矛院士介紹道，碳納米管主要有以下4個(gè)方面的特點(diǎn)：

1.特殊且完美的一維結(jié)構(gòu)，極大壓抑了背散射，是一種低功耗的彈道運(yùn)輸。

2. 擁有理想的無懸掛鍵結(jié)構(gòu)，優(yōu)異的化學(xué)穩(wěn)定性、超潔凈的表面使得它具有極高的柵效率。

3. 極高的載流子遷移率以及超小的本征電容，能夠高速響應(yīng)。

4. 超薄的導(dǎo)電通道、極好的靜電控制，無短溝道效應(yīng)，性能接近理論極限的亞5納米平面晶體管。

“碳納米管作為未來集成電路的支撐材料，仍有不少問題亟需解決?！比?009年ITRS提出的“碳納米管5+”挑戰(zhàn)等，需要逐一解決。彭練矛院士表示，經(jīng)過近二十年的努力，彭練矛院士帶領(lǐng)的北京大學(xué)研究團(tuán)隊(duì)現(xiàn)已基本解決ITRS提出的”碳納米管5+”挑戰(zhàn)，實(shí)現(xiàn)了整套的碳納米管集成電路和光電器件制備技術(shù)。

他分析認(rèn)為，碳納米管技術(shù)現(xiàn)存的根本性挑戰(zhàn)是摻雜難題。

據(jù)了解，2005年Intel公司一項(xiàng)關(guān)于碳納米管技術(shù)的評估數(shù)據(jù)顯示，碳管的p型器件性能已經(jīng)超過了硅基PMOS器件，然而碳管n型器件性能遠(yuǎn)低于其p型器件和硅基NMOS器件。因此Intel公司得出結(jié)論：采用傳統(tǒng)的半導(dǎo)體摻雜工藝，無法制備出性能超越硅基CMOS的碳納米管器件。

“我們的團(tuán)隊(duì)于2007年發(fā)展了全新的碳納米管無摻雜CMOS技術(shù)，性能接近了理論極限，全面超越了硅基CMOS器件?！睋?jù)介紹，彭練矛院士帶領(lǐng)的北京大學(xué)研究團(tuán)隊(duì)已經(jīng)發(fā)展了整套碳基CMOS集成電路無摻雜的制備技術(shù)，制作出了柵長僅為5nm的碳晶體管，尺寸方面與硅基相當(dāng)，綜合性能卻超過了硅基的十倍還多。